亚洲视频福利,日本精品一区二区三区在线,日韩欧美在线视频一区二区,国产高清自产拍av在线,99久久99久久精品国产片果冻,国产视频手机在线,成人禁在线观看午夜亚洲

數(shù)據(jù)列表CC1021

產(chǎn)品相片32-VQFN-Exposed-Pad-RUZ

產(chǎn)品培訓(xùn)模塊RF: RFID Technology ａnd Applications

標(biāo)準(zhǔn)包裝2,500

類別射頻/IF 和 RFID

家庭RF 收發(fā)器

系列-

包裝帶卷 （TR）

頻率402MHz ~ 470MHz，804MHz ~ 960MHz

數(shù)據(jù)速率 - 最大值153.6kBaud

調(diào)制或協(xié)議FSK，GFSK，OOK

應(yīng)用AMR，ISM，RKE，SRD，TPMS

功率 - 輸出-20dBm ~ 10dBm

靈敏度-109dBm

電壓 - 電源2.3 V ~ 3.6 V

電流 - 接收19.9mA

電流 - 傳輸27.1 mA @ 10 dBm

數(shù)據(jù)接口PCB，表面貼裝

存儲(chǔ)容量-

天線連接器PCB，表面貼裝

工作溫度-40°C ~ 85°C

封裝/外殼32-VQFN 裸露焊盤

產(chǎn)品目錄頁面592 （CN2011-ZH PDF）

其它名稱296-19580-2

 CC1021CC1021 Single Chip Power Transceiver Narrowband Systemspower wireless data transmitters receivers with channel spacings higher 433, ISM/SRD band systems Automatic Meter Reading Wireless alarm security systems Home automation power telemetry Automotive （RKE/TPMS）Product DescriptionCC1021 true single-chip transceiver designed very power very voltage wireless applications. circuit mainly intended （Industrial, Scientific Medical） （Short Range Device） frequency bands 433, MHz, easily programmed multi-channel operation other frequencies range.CC1021 especially suited narrowband systems with channel spacings higher complying with CFR47 part CC1021 main operating parameters programmed serial bus, thus making CC1021 very flexible easy transceiver. typical system CC1021 will used together with microcontroller external passive components.CC1021 based Chipcon＇s SmartRF®02 technology 0.35 CMOS.FeaturesTrue single chip transceiver Frequency range High sensitivity -112 38.4 -106 102.4 receiver channel filter bandwidths respectively） Programmable output power current consumption （RX: 19.9 supply voltage （2.3 Very external components required Small size （QFN package） Pb-free package Digital RSSI carrier sense indicator Data rate 153.6 kBaud OOK, GFSK data modulation Integrated synchronizer Image rejection mixer Programmable frequency Automatic frequency control （AFC） Suitable frequency hopping systems Suited systems targeting compliance with CFR47 part Development available Easy-to-use software generating CC1021 configuration data Fully compatible with CC1020 receiver channel filter bandwidths 38.4 higherSWRS045BPageCC1021Table ContentsAbbreviations. Absolute Maximum Ratings. Operating Conditions Electrical Specifications 4.1. 4.2. 4.3. 4.4. 4.5. 4.6. 4.7. 4.8. Transmit Section Receive Section RSSI Carrier Sense Section Section. Crystal Oscillator Section. Frequency Synthesizer Section Digital Inputs Outputs. Current Consumption.Assignment. Circuit Description. Application Circuit. Configuration Overview 8.1. 9.1. 9.2. Configuration Software 4-wire Serial Configuration Interface Signal Interface Microcontroller Interface.Data Rate Programming. Frequency Programming 11.1. 12.1. 12.2. 12.3. 12.4. 12.5. 12.6. 12.7. 12.8. 12.9. 12.10. 12.11. 12.12. 12.13. 12.14. Dithering Frequency Receiver Channel Filter Bandwidth. Demodulator, Synchronizer Data Decision. Receiver Sensitivity versus Data Rate Frequency Separation RSSI Image Rejection Calibration Blocking Selectivity Linear Chain Settings. Settling. Preamble Length Sync Word Carrier Sense Automatic Power-up Sequencing. Automatic Frequency Control. Digital ReceiverSWRS045BPageCC1021Transmitter 13.1. 13.2. 13.3. 13.4. Modulation Formats Output Power Programming. Data Latency. Reducing Spurious Emission Modulation Bandwidth.Input Output Matching Filtering. Frequency Synthesizer 15.1. 15.2. 15.3. 15.4. VCO, Charge Pump Loop Filter. Self-Calibration Turn-on Time versus Loop Filter Bandwidth. Lock Time versus Loop Filter Bandwidth.Current Control Power Management On-Off Keying （OOK）. Crystal Oscillator Built-in Test Pattern Generator Interrupt DCLK 21.1. 21.2. Interrupt upon Lock. Interrupt upon Received Signal Carrier Sense Interfacing External General Purpose Output Control Pins. PA_EN LNA_EN Drive.PA_EN LNA_EN Digital Output Pins 22.1. 22.2. 22.3.System Considerations Guidelines. Layout Recommendations Antenna Considerations Configuration Registers. 26.1. 27.1. 27.2. 27.3. 27.4. CC1021 Register Overview. Package Marking. Recommended Footprint Package （QFN 32）. Soldering Information Plastic Tube Specification Package Description （QFNOrdering Information. General Information.SWRS045BPageCC1021ChBW FHSS GFSK kbps PSEL RSSI TPMS XOSC XTALAbbreviationsAdjacent Channel Power Adjacent Channel Rejection Analog-to-Digital Converter Automatic Frequency Control Automatic Gain Control Automatic Meter Reading Amplitude Shift Keying Error Rate Bill Materials bits second Bandwidth-Time product （for GFSK） Receiver Channel Filter Bandwidth Continuous Wave Digital-to-Analog Converter Mount Equivalent Series Resistance Frequency Hopping Spread Spectrum Frequency Modulation Frequency Synthesizer Frequency Shift Keying Gaussian Frequency Shift Keying Integrated Circuit Intermediate Frequency Third Order Intercept Point Industrial Scientific Medical kilo bits second Noise Amplifier Local Oscillator receive mode） Micro Controller Unit Return Zero On-Off Keying Power Amplifier Phase Detector Power Down Packet Error Rate Printed Circuit Board Pseudo-random Sequence （9-bit） Phase Locked Loop Program Select Radio Frequency Remote Keyless Entry Received Signal Strength Indicator Receive （mode） Signal Bandwidth Serial Peripheral Interface Short Range Device Decided/Defined Tire Pressure Monitoring Transmit/Receive （switch） Transmit （mode） Ultra High Frequency Voltage ControlLED Oscillator Variable Gain Amplifier Crystal oscillator CrystalSWRS045BPageCC1021Absolute Maximum Ratingsabsolute maximum ratings given Table should under circumstances violated. Stress exceeding more limiting values cause permanent damage device. ParameterSupply voltage, Voltage Input level Storage temperature range Package body temperature Humidity non-condensing （Human Body Model）-0.3 -0.3VDD+0.3, ±0.4UnitConditionsupply pins must have same voltageNorm: IPC/JEDEC J-STD-020 pads except PadsTable Absolute maximum ratings reflow peak soldering temperature （body temperature） specified according IPC/JEDEC J-STD_020 "Moisture/Reflow Sensitivity Classification Nonhermetic Solid State Surface Mount Devices".Caution! sensitive device. Precaution should used when handling device order prevent permanent damage.Operating Conditionsoperating conditions CC1021 listed Table ParameterFrequency Range Operating ambient temperature range Supply voltageUnitCondition NoteProgrammable <300 steps Programmable <600 stepssame supply voltage should used digital （DVDD） analog （AVDD） power.Table Operating conditionsElectrical SpecificationsTable Table gives CC1021 electrical specifications. measurements were performed using layer CC1020EMX reference design. This same test circuit shown Figure Temperature 25°C, supply voltage AVDD DVDD nothing else stated. Crystal frequency 14.7456 MHz. electrical specifications given also applicable frequency range.SWRS045BPageCC10214.1. Transmit SectionParameterTransmit data rate0.45153.6UnitkBaudCondition Notedata rate programmable. section page details. Manchester encoding used. 153.6 kBaud equals 153.6 kbps using coding 76.8 kbps using Manchester coding. section page details Minimum data rate kBaudBinary frequency separationrange range 108/216 maximum guaranteed separation 1.84 reference frequency. Larger separations achieved higher reference frequencies.Output powerDelivered single-ended load. output power programmable should programmed exceed +10/+5 433/868 under operating conditions. section page details. maximum output power Harmonics measured EIRP values according 220. antenna （SMAFF-433 SMAFF-868 from R.W. Badland） plays part attenuating harmonics. measured bandwidth ±100 offset. Modulation: 19.2 kBaud sequence, ±19.8 frequency deviation. Bandwidth 99.5% total average power.Output power tolerance Harmonics, radiated harmonic, MHz, harmonic, MHz, harmonic, MHz, harmonic, MHz, Adjacent channel power （GFSK） Occupied bandwidth （99.5%,GFSK） Modulation bandwidth, 19.2 kBaud, ±9.9 frequency deviation 38.4 kBaud, ±19.8 frequency deviationModulation: 19.2 kBaud sequence, ±19.8 frequency deviation. Bandwidth where power envelope modulation equals dBm. Spectrum analyzer kHz.SWRS045BPageCC1021ParameterSpurious emission, radiated 47-74, 87.5-118, 174-230, 470-862UnitCondition Notemaximum output power, +10/+5 433/868 MHz. comply with 220, CFR47 part ARIB T-67 external （antenna） filter, implemented application circuit Figure must used tailored each individual design reduce out-of-band spurious emission levels. Spurious emissions measured EIRP values according 220. antenna （SMAFF-433 SMAFF-868 from R.W. Badland） plays part attenuating spurious emissions. output power increased using external filter must used attenuate spurs below when operating frequency band Europe. Application Note AN036 CC1020/1021 Spurious Emission presents discusses solution that reduces mode spurious emission close increasing REF_DIV fromOptimum load impedance Transmit mode. matching details section pageTable transmit parametersSWRS045BPageCC10214.2. Receive SectionParameterReceiver Sensitivity, MHz, 38.4 channel filter -109UnitCondition NoteSensitivity measured with sequence 38.4 receiver channel filter bandwidth: kBaud, coded data, ±4.95 frequency deviation. 102.4 receiver channel filter bandwidth: 19.2 kBaud, coded data, ±19.8 frequency deviation. 102.4 receiver channel filter bandwidth: 38.4 kBaud, coded data, ±19.8 frequency deviation. 307.2 receiver channel filter bandwidth: 153.6 kBaud, coded data, frequency deviation. Table Table typical sensitivity figures other channel filter bandwidths.102.4 channel filter-104102.4 channel filter-104307.2 channel filterReceiver Sensitivity, MHz, 38.4 channel filter 102.4 channel filter 102.4 channel filter 307.2 channel filter Receiver sensitivity, MHz, kBaud 153.6 kBaud Receiver sensitivity, MHz, kBaud 153.6 kBaud Saturation （maximum input level） -104 -103 -108 -103 -103 Sensitivity measured with sequence Manchester coded data. Table typical sensitivity figures other data rates.FSK: Manchester/NRZ coded data OOK: Manchester coded data receiver channel filter bandwidth programmable from 38.4 307.2 kHz. section 12.2 page details. coded dataSystem noise bandwidth38.4 307.2Noise figure, cascadedSWRS045BPageCC1021ParameterInput 102.4 channel filter MHz, 102.4 channel filter Adjacent channel rejection （ACR） 102.4 channel filter 102.4 channel filter Image channel rejection 433/868 gain phase calibration gain phase calibrated 25/25 50/50 Wanted signal above sensitivity level, jammer adjacent channel, Measured ±100 offset. Figure Figure Wanted signal above sensitivity level, jammer image frequency, 102.4 channel filter bandwidth. Figure Figure Image rejection after calibration will depend temperature supply voltage. Refer section 12.6 page Selectivity* 102.4 channel filter ±200 offset ±300 offset 102.4 channel filter ±200 offset ±300 offset （*Close-in spurious response rejection） Blocking Desensitization* 433/868 （*Out-of-band spurious response rejection） Image frequency suppression, 433/868 gain phase calibration gain phase calibrated 35/35 60/60 52/58 56/64 58/64 64/66 Wanted signal above sensitivity level, jammer offset, 102.4 channel filter bandwidth. Complying with 220, class receiver requirements. Ratio between sensitivity signal image frequency sensitivity wanted channel. Image frequency 102.4 channel filter bandwidth. Wanted signal above sensitivity level. jammer swept steps within from wanted channel. Adjacent channel image channel excluded. Figure FigureUnitCondition Notetone test （+10 MHz） LNA2 maximum gain LNA2 medium gain LNA2 minimum gain LNA2 maximum gain LNA2 medium gain LNA2 minimum gain Wanted signal above sensitivity level, jammer operating frequency,102.4 channel filterCo-channel rejection,SWRS045BPageCC1021ParameterSpurious receptionUnitCondition NoteRatio between sensitivity unwanted frequency sensitivity wanted channel. signal source swept over frequencies GHz. Signal level 102.4 channel filter bandwidth.leakage, 433/868 leakage Spurious emission, radiated<-80/-66frequency resides between 1608 1880 Complying with 220, CFR47 part ARIB T-67. Spurious emissions measured EIRP values according 220.<-60 <-60Input impedance Matched input impedance, Matched input impedance synchronization offset 8000 maximum rate offset tolerated synchronization circuit degradation （synchronous modes only） Time from clocking data transmitter until data available receiver Using application circuit matching network. section page details. Using application circuit matching network. section page details. Receive mode. section page details.Data latency mode Manchester mode Baud BaudTable receive parametersSWRS045BPageCC10214.3. RSSI Carrier Sense SectionParameterRSSI dynamic range RSSI accuracy RSSI linearity RSSI attach time 51.2 channel filter 102.4 channel filter 307.2 channel filterUnitCondition Notesection 12.5 page details. section 12.5 page details.Shorter RSSI attach times traded lower RSSI accuracy. section 12.5 page details. Shorter RSSI attach times also traded reduced sensitivity selectivity increasing receiver channel filter bandwidth. Accuracy RSSI carrier sense level dBm, jammer ±100 ±200 offset.Carrier sense programmable range Carrier sense ±100 ±200 offset 102.4 channel filter ±100 ±200 102.4 channel filter ±100 ±200Carrier sense measured applying signal ±100 ±200 offset observe which level carrier sense indicated.Table RSSI Carrier sense parameters4.4.SectionParameter307.2 38.4 307.2 1200UnitCondition Notesection 12.1 page details. channel filter bandwidth programmable from 307.2 kHz. section 12.2 page details. 19.2 kBaud Given Baud rate/16. section 12.13 page details.Intermediate frequency （IF） Digital channel filter bandwidthresolutionTable section parametersSWRS045BPageCC10214.5. Crystal Oscillator SectionParameterCrystal Oscillator Frequency4.915214.745619.6608UnitCondition NoteRecommended frequency 14.7456 MHz. section page details. loading capacitors. section page details.Crystal operationParallelCrystal load capacitance1.55 0.90 0.95 0.60 0.63mVpp4.9-6 MHz, recommended MHz, recommended 8-19.6 MHz, recommended 4.9152 MHz, load 7.3728 MHz, load 9.8304 MHz, load 14.7456 MHz, load 17.2032 MHz, load 19.6608 MHz, load external clock signal must connected XOSC_Q1 using block nF）. XOSC_BYPASS INTERFACE register when using external clock signal with amplitude crystal. external clock signal must connected XOSC_Q1. block shall used. XOSC_BYPASS INTERFACE register when using full-swing digital external clock.Crystal oscillator start-up timeExternal clock signal drive, sine waveExternal clock signal drive, full-swing digital external clockTable Crystal oscillator parametersSWRS045BPageCC10214.6. Frequency Synthesizer SectionParameterPhase noise, -100 -105 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/HzUnitCondition NoteUnmodulated carrier 12.5 offset from carrier offset from carrier offset from carrier offset from carrier offset from carrier Measured using loop filter components given Table phase noise will higher larger loop filter bandwidth.Phase noise, -111 dBc/Hz dBc/Hz dBc/Hz dBc/Hz dBc/HzUnmodulated carrier 12.5 offset from carrier offset from carrier offset from carrier offset from carrier offset from carrier Measured using loop filter components given Table phase noise will higher larger loop filter bandwidth.loop filter bandwidth Loop filter 19.2 kBaud Loop filter 38.4 kBaud lock time turn time） Loop filter 19.2 kBaud Loop filter 38.4 kBaud Loop filter 153.6 kBaud 30.5After calibration. loop bandwidth programmable. Table page loop filter component values. 307.2 frequency step frequency within kHz, kHz, settling accuracy loop filter respectively. Depends loop filter component values PLL_BW register setting. Table page more details. Time from writing registers frequency within kHz, kHz, settling accuracy loop filter respectively. Depends loop filter component values PLL_BW register setting. Table page more details.turn-on time. From power down mode with crystal oscillator running. Loop filter 19.2 kBaud Loop filter 38.4 kBaud Loop filter 153.6 kBaud 1300 1080Table Frequency synthesizer parametersSWRS045BPageCC10214.7. Digital Inputs OutputsParameterLogic input voltage Logic input voltage Logic output voltage Logic output voltage Logic input current0.7*0.3*UnitCondition NoteOutput current -2.0 supply voltage Output current supply voltage Input signal equals GND. PSEL internal pull-up resistor during configuration current will -350Logic input current setup timeInput signal equals mode, minimum time must ready before positive edge DCLK. Data should negative edge DCLK. mode, minimum time must held after positive edge DCLK. Data should negative edge DCLK. Table page more detailshold timeSerial interface （PCLK, PDI, PSEL） timing specification drive, LNA_EN, PA_EN 0.90 0.87 0.81 0.69 0.93 0.92 0.89 0.79Source current LNA_EN, PA_EN pins LNA_EN, PA_EN pins LNA_EN, PA_EN pins LNA_EN, PA_EN pins Sink current LNA_EN, PA_EN pins LNA_EN, PA_EN pins LNA_EN, PA_EN pins LNA_EN, PA_EN pins Figure page more details.Table Digital inputs outputs parametersSWRS045BPageCC10214.8. Current ConsumptionParameterPower Down mode Current Consumption, receive mode Current Consumption, transmit mode 433/868 MHz: （433 only） 12.3/14.5 14.4/17.0 16.2/20.5 20.5/25.1 27.1 output power delivered single-ended load. section 13.2 page more details.19.9UnitCondition NoteOscillator coreCurrent Consumption, crystal oscillator Current Consumption, crystal oscillator bias Current Consumption, crystal oscillator, bias synthesizer14.7456 MHz, load crystal 14.7456 MHz, load crystal 14.7456 MHz, load crystalTable Current consumptionAssignmentCC1021 comes QFN32 type package （see page details）.Table provides overview CC1021 pinout.AGND AD_REF AVDD CHP_OUT AVDD DGND DVDD PSELPCLK DGND DVDD DGND DCLKAVDD PA_EN LNA_EN AVDD AVDD XOSC_Q2 XOSC_Q1 LOCKAVDD AVDD RF_OUT AVDD RF_IN AVDD R_BIAS AGND Exposed attachedFigure CC1021 package （top view）SWRS045BPageCC1021name AGND PCLK DGND DVDD DGND DCLK LOCK XOSC_Q1 XOSC_Q2 AVDD AVDD LNA_EN PA_EN AVDD R_BIAS AVDD RF_IN AVDD RF_OUT AVDD AVDD AGND AD_REF AVDD CHP_OUT AVDD DGND DVDD PSEL type Ground （analog） Digital input Digital input Digital output Ground （digital） Power （digital） Ground （digital） Digital output Digital input/output Digital output Analog input Analog output Power （analog） Power （analog） Digital output Digital output Power （analog） Analog output Power （analog） Input Power （analog） output Power （analog） Power （analog） Analog input Ground （analog） Power （analog） Power （analog） Analog output Power （analog） Ground （digital） Power （digital） Digital input Description Exposed attached pad. Must soldered solid ground plane this ground connection analog modules. page more details. Programming clock configuration interface Programming data input configuration interface Programming data output configuration interface Ground connection digital modules digital Power supply typical） digital modules digital Ground connection digital modules （substrate） Clock data both receive transmit mode. used receive data output asynchronous mode Data input transmit mode; data output receive mode also used start power-up sequencing receive Lock indicator, active low. Output asserted （low） when lock. also used general digital output, receive data output synchronous NRZ/Manchester mode Crystal oscillator external clock input Crystal oscillator Power supply typical） crystal oscillator Power supply typical） General digital output. used controlling external higher sensitivity needed. General digital output. used controlling external higher output power needed. Power supply typical） global bias generator anti-alias filter Connection external precision bias resistor Power supply typical） input stage signal input from antenna （external AC-coupling） Power supply typical） signal output antenna Power supply typical） buffers, mixers, prescaler, first stage Power supply typical） control voltage input from external loop filter Ground connection analog modules （guard） reference input Power supply typical） charge pump phase detector charge pump output external loop filter Power supply typical） Ground connection digital modules （guard） Power supply connection typical） digital modules Programming chip select, active low, configuration interface. Internal pull-up resistor.Table assignment overview Note: DCLK, LOCK highimpedance （3-state） power down （BIAS_PD MAIN register）.exposed attached must soldered solid ground plane this main ground connection chip.SWRS045BPageCC1021Circuit DescriptionRF_INDIGITAL DEMODULATORDigital RSSI Gain Control Image Suppression Channel Filtering DemodulationMultiplexerLOCKCONTROL LOGICFREQ SYNTHDIGITAL INTERFACEDCLK PCLKPower ControlPSELMultiplexerRF_OUTDIGITAL MODULATORModulation Data shaping Power ControlBIASXOSCPA_ENLNA_ENR_BIASXOSC_Q1 XOSC_Q2CHP_OUTFigure CC1021 simplified block diagramsimplified block diagram CC1021 shown Figure Only signal pins shown.CC1021 features low-IF receiver. received signal amplified lownoise amplifier （LNA LNA2） down-converted quadrature intermediate frequency （IF）. signal complex filtered amplified, then digitized ADCs. Automatic gain control, fine channel filtering, demodulation synchronization performed digitally. CC1021 outputs digital demodulated data pin. synchronized data clock available DCLK pin. RSSI available digital format read serial interface. RSSI also features programmable carrier sense indicator.transmit mode, synthesized frequency directly poweramplifier （PA）. output frequency shift keyed （FSK） digital stream that pin. Optionally, Gaussian filter used obtain Gaussian （GFSK）. frequency synthesizer includes completely on-chip degrees phase splitter generating LO_I LO_Q signals downconversion mixers receive mode. operates frequency range 1.608-1.880 GHz. CHP_OUT charge pump output control node on-chip VCO. external loop filter placed between these pins. crystal connected between XOSC_Q1 XOSC_Q2. lock signal available from PLL. 4-wire serial interface used configuration.SWRS045BPageCC1021Application Circuitwhere high loop bandwidth desired. values shown Table optimized 38.4 kBaud data rate. Component values other data rates easily found using SmartRF® Studio software. Crystal external crystal with loading capacitors used crystal oscillator. section page details. Additional filtering Additional external components （e.g. filter） used order improve performance specific applications. section page further information. Power supply decoupling filtering Power supply decoupling filtering must used （not shown application circuit）. placement size decoupling capacitors power supply filtering very important achieve optimum performance narrowband applications. Chipcon provides reference design that should followed very closely.Very external components required operation CC1021. recommended application circuit shown Figure external components described Table values given Table Input output matching input match receiver. also choke biasing. used match transmitter Internal circuitry makes possible connect input output together match CC1021 both mode. However, recommended external switch optimum performance. section page details. Component values matching network easily found using SmartRF® Studio software. Bias resistor precision bias resistor used accurate bias current. loop filter loop filter consists resistors three capacitors （C6-C8）. omitted applicationsXTALDescription input match block, page output match block, page Crystal load capacitor, page Crystal load capacitor, page loop filter capacitor loop filter capacitor （may omitted highest loop bandwidth） loop filter capacitor （may omitted highest loop bandwidth） Decoupling capacitor match bias （ground）, page match bias （supply voltage）, page Precision resistor current reference generator loop filter resistor loop filter resistor output match, page Crystal, pageTable Overview external components （excluding supply decoupling capacitors）SWRS045BPageCC1021AVDD=3V DVDD=3VNote: Items shaded vary different frequencies.Note: loop filter component values Table （R2, C6-C8） optimized 38.4 kBaud data rate. SmartRF® Studio software provides component values other data rates using equations pageMicrocontroller configuration interface signal interfaceAGNDAVDD=3VAD_REF AD_REFDGNDCHP_OUTAVDD AVDDAVDDPSEL PSELDVDD DVDDPCLK DGND DVDD DGND DCLK XOSC_Q1 XOSC_Q2 XOSC_Q2AVDD AVDDMonopole antenna Ohm） Filter AVDD=3V SwitchDVDD=3VCC1021LNA_EN LNA_ENRF_OUT AVDD RF_IN AVDD R_BIAS PA_ENAVDD=3VAVDDAVDDAVDDFigure Typical application test circuit （power supply decoupling shown）LOCKAVDD=3VXTALItem XTALNP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 10%, X7R, 0603 10%, X7R, 0402 10%, X7R, 0402 NP0, 0402 0402 0402 0402 0402 0402 0402 14.7456 crystal, loadNP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 10%, X7R, 0603 10%, X7R, 0402 10%, X7R, 0402 NP0, 0402 0402 0402 0402 0402 0402 0402 14.7456 crystal, loadNP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 10%, X7R, 0603 10%, X7R, 0402 10%, X7R, 0402 NP0, 0402 0402 0402 0402 0402 0402 0402 14.7456 crystal, loadTable Bill materials application circuit Figure loop filter optimized 38.4 kBaud data rate.CC1020EMX reference design, which also applicable CC1021, LQG15HS series inductors from Murata have been used. switch SW-456 from M/A-COM.SWRS045BPageCC1021filter Figure inserted path only. filter will reduce emission harmonics spurious emissions path. alternative insert filter between antenna switch shown Figure filter will reduce emission harmonics spurious emissions path well increase receiver selectivity. sensitivity will slightly reduced insertion loss filter.AVDD=3V DVDD=3VMicrocontroller configuration interface signal interfaceAGNDAVDD=3VAD_REF AD_REFDGNDCHP_OUTAVDD AVDDAVDDPSEL PSELDVDD DVDDPCLK DGND DVDD DGND DCLK XOSC_Q1 XOSC_Q2 XOSC_Q2AVDD AVDDMonopole antenna Ohm）DVDD=3VCC1021LNA_EN LNA_ENRF_OUT AVDD RF_IN AVDD R_BIAS PA_ENAVDD=3V SwitchFilterAVDD=3VAVDDAVDDAVDDFigure Alternative application circuit （power supply decoupling shown）LOCKAVDD=3VXTALSWRS045BPageCC1021Configuration Overviewseparation, crystal oscillator reference frequency Power-down power-up mode Crystal oscillator power-up powerdown Data rate data format （NRZ, Manchester coded UART interface） Synthesizer lock indicator mode Digital RSSI carrier sense GFSK modulationCC1021 configured achieve optimum performance different applications. Through programmable configuration registers following parameters programmed:Receive transmit mode output power Frequency synthesizer parameters: output frequency, frequency8.1.Configuration SoftwareCC1021. addition, program will provide user with component values needed input/output matching circuit, loop filter filter.Figure shows user interface CC1021 configuration software.Chipcon provides users CC1021 with software program, SmartRF® Studio （Windows interface） that generates necessary CC1021 configuration data based user＇s selections various parameters. These hexadecimal numbers will then necessary input microcontroller configurationFigure SmartRF® Studio user interface Note: CC1020/1070DK Development with fully assembled CC1020EMX Evaluation Module together with CC1021 specific software should used evaluation CC1021 transceiver.SWRS045BPageCC1021Microcontroller Interfacemicrocontroller pins connected PDI, PCLK used other purposes when configuration interface used. PDI, PCLK high impedance inputs long PSEL activated （active low）. PSEL internal pull-up resistor should left open （tri-stated microcontroller） high level during power down mode order prevent trickle current flowing pullup. Signal interface bi-directional usually used data （DIO） transmitted data received. DCLK providing data timing should connected microcontroller input. option, data output receive mode made available separate pin. section page further details. lock signal Optionally, microcontroller used monitor LOCK signal. This signal logic level when lock. also used carrier sense monitor other internal test signals.Used typical system, CC1021 will interface microcontroller. This microcontroller must able Program CC1021 into different modes 4-wire serial configuration interface （PDI, PDO, PCLK PSEL） Interface bi-directional synchronous data signal interface （DIO DCLK） Optionally, microcontroller data encoding decoding Optionally, microcontroller monitor LOCK frequency lock status, carrier sense status other status information. Optionally, microcontroller read back digital RSSI value other status information 4-wire serial interface Configuration interface microcontroller interface shown Figure microcontroller uses pins configuration interface （PDI, PDO, PCLK PSEL）. should connected microcontroller input. PDI, PCLK PSEL must microcontroller outputs. saved connected together bi-directional used microcontroller.PCLK PCLK PSEL（Optional） MicrocontrollerDCLK LOCK （Optional）Figure Microcontroller interfaceSWRS045BPageCC10219.1. 4-wire Serial Configuration Interfaceclocking data done positive edge PCLK. Data should negative edge PCLK microcontroller. When last bit, data-bits been loaded, data word loaded into internal configuration register. configuration data will retained during programmed power down mode, when power supply turned off. registers programmed order. configuration registers also read microcontroller same configuration interface. seven address bits sent first, then initiate data read-back. CC1021 then returns data from addressed register. used data output must configured input microcontroller. negative edge PCLK should sampled positive edge. read operation illustrated Figure PSEL must high between each read/write operation.CC1021 configured simple 4-wire SPI-compatible interface （PDI, PDO, PCLK PSEL） where CC1021 slave. There 8-bit configuration registers, each addressed 7-bit address. Read/Write initiates read write operation. full configuration CC1021 requires sending data frames bits each address bits, data bits）. time needed full configuration depends PCLK frequency. With PCLK frequency full configuration done less than Setting device power down mode requires sending frame only will this case take less than registers also readable.During each write-cycle, bits sent PDI-line. seven most significant bits each data frame （A6:0） address-bits. （Most Significant Bit） address sent first bit. next （high write, read）. databits then transferred （D7:0）. During address data transfer PSEL （Program SELect） must kept low. Figure timing programming also shown Figure with reference TableTCL,min PCLKAddress Write mode Data byteTCH,minPSELFigure Configuration registers write operationSWRS045BPageCC1021TCL,min PCLKAddress Read mode Data byteTCH,minPSELFigure Configuration registers read operationParameterPCLK, clock frequency PCLK pulse duration PCLK high pulse duration PSEL setup time PSEL hold time PSEL high time setup time hold time Rise time Fall timeSymbolFPCLK TCL,minUnitConditionsminimum time PCLK must low.TCH,minminimum time PCLK must high.Trise Tfallminimum time PSEL must before positive edge PCLK. minimum time PSEL must held after negative edge PCLK. minimum time PSEL must high. minimum time data must ready before positive edge PCLK. minimum time data must held PDI, after positive edge PCLK. maximum rise time PCLK PSEL maximum fall time PCLK PSELNote: setup hold times refer VDD. rise fall times refer VDD. maximum load that this table valid Table Serial interface, timing specificationSWRS045BPageCC10219.2. Signal InterfaceSEP_DI_DO INTERFACE register, data output receive mode data input transmit mode. option, data output made available separate pin. This done setting SEP_DI_DO INTERFACE register. Then, LOCK will used data output synchronous mode, overriding other LOCK pin. Transparent Asynchronous UART mode transmit mode used data input. data modulated without synchronization encoding. receive mode data signal from demodulator sent output （DIO）. synchronization decoding signal done CC1021 should done interfacing circuit. SEP_DI_DO INTERFACE register, data output receive mode data input transmit mode. DCLK active high level DATA_FORMAT[0]. SEP_DI_DO INTERFACE register, DCLK data output receive mode data input transmit mode. mode DCLK active high level DATA_FORMAT[0]. Figure Manchester encoding decoding Synchronous Manchester encoded mode CC1021 uses Manchester coding when modulating data. CC1021 also performs data decoding synchronization. Manchester code based transitions; encoded low-to-high transition, encoded high-to-low transition. Figure Manchester code ensures that signal constant component, which necessary some demodulators. Using this mode also ensures compatibility with CC400/CC900 designs.CC1021 used with （NonReturn-to-Zero） data Manchester （also known bi-phase-level） encoded data. CC1021 also synchronize data from demodulator provide data clock DCLK. data format controlled DATA_FORMAT[1:0] bits MODEM register.CC1021 configured different data formats:threeSynchronous mode transmit mode CC1021 provides data clock DCLK used data input. Data clocked into CC1021 rising edge DCLK. data modulated without encoding. receive mode CC1021 performs synchronization provides received data clock DCLK data DIO. data should clocked into interfacing circuit rising edge DCLK. Figure Synchronous Manchester encoded mode transmit mode CC1021 provides data clock DCLK used data input. Data clocked into CC1021 rising edge DCLK should format. data modulated with Manchester code. encoding done CC1021. this mode effective rate half baud rate coding. example, 19.2 kBaud Manchester encoded data corresponds kbps. receive mode CC102 performs synchronization provides received data clock DCLK data DIO. CC1021 performs decoding data presented DIO. data should clocked into interfacing circuit rising edge DCLK. Figure synchronous Manchester mode DCLK signal runs continuously both unless DCLK signal gated with carrier sense signal lock signal. Refer section more details.SWRS045BPageCC1021Transmitter side: DCLK "RF" Clock provided CC1021 Data provided microcontroller modulating signal （NRZ）, internal CC1021Receiver side: "RF" DCLK Demodulated signal （NRZ）, internal CC1021 Clock provided CC1021 Data provided CC1021Figure Synchronous mode （SEP_DI_DOTransmitter side: DCLK "RF" Clock provided CC1021 Data provided microcontroller modulating signal （Manchester encoded）, internal CC1021Receiver side: "RF" DCLK Demodulated signal （Manchester encoded）, internal CC1021 Clock provided CC1021 Data provided CC1021Figure Synchronous Manchester encoded mode （SEP_DI_DOSWRS045BPageCC1021Transmitter side: DCLK "RF" DCLK used transmit mode, used data output receive mode. default high transmit mode. Data provided UART （TXD） modulating signal, modulating internal CC1021Receiver side: "RF" DCLK Demodulated signal （NRZ）, internal CC1021 DCLK used data output provided CC1021. Connect UART （RXD） used receive mode. Used only data input transmit modeFigure Transparent Asynchronous UART mode （SEP_DI_DOdataTimeFigure Manchester encodingData Rate ProgrammingMCLK_DIV2[1:0] DIV2data rate （baud rate） programmable depends crystal frequency programming CLOCK （CLOCK_A CLOCK_B） registers. baud rate （B.R） givenB.R.xosc （REFTable DIV2 different settings MCLK_DIV2MCLK_DIV1[2:0] DIV1 12.5where DIV1 DIV2 given value MCLK_DIV1 MCLK_DIV2. Table below shows some possible data rates function crystal frequency synchronous mode. asynchronous transparent UART mode data rate 153.6 kBaud used.Data rateTable DIV1 different settings MCLK_DIV1Crystal frequency [MHz]SWRS045BPageCC1021[kBaud] 0.45 4.096 8.192 14.4 16.384 19.2 28.8 32.768 38.4 57.6 65.536 76.8 115.2 153.6 4.9152 7.3728 9.8304 12.288 14.7456 17.2032 19.6608Table Some possible data rates versus crystal frequencyFrequency Programmingoutput frequency givenProgramming frequency word configuration registers sets operation frequency. There frequency words registers, termed FREQ_A FREQ_B, which programmed different frequencies. frequency words used （local oscillator frequency） other （transmitting carrier frequency） order able switch very fast between mode mode. They also used different channels. F_REG MAIN register selects frequency word frequency word located FREQ_2A:FREQ_1A:FREQ_0A FREQ_2B:FREQ_1B:FREQ_0B FREQ_A FREQ_B word respectively. FREQ_0 registers used enable dithering, section 11.1.FREQ DITHER 32768frequency band MHz,FREQ DITHER 16384frequency band MHz. BANDSELECT ANALOG register controls frequency band used. BANDSELECT gives MHz, BANDSELECT gives MHz. reference frequency crystal oscillator clock frequency divided REF_DIV bits CLOCK_A CLOCK_B register）, number betweenSWRS045BPageCC1021xoscfdev fdev where fdev DEVIATION register:frequency deviation programmed DEVIATION register. deviation programming divided into mantissa （TXDEV_M[3:0]） exponent （TXDEV_X[2:0]）. Generally REF_DIV should possible following requirements mustTXDEV （TXDEV -16）frequency bandTXDEV （TXDEV -15）frequency band MHz. （On-Off Keying） TXDEV_M[3:0] 0000. used9.8304[MHzfrequency band MHz,9.8304[MHzfrequency band MHz. output frequency equations above give carrier frequency, transmit mode （centre frequency）. modulation frequencies givenTX_SHAPING DEVIATION register controls Gaussian shaping modulation signal. receive mode frequency must programmed frequency. side injection used, hence: where frequency （ideally 307.2 kHz）.11.1. DitheringSpurious signals will occur certain frequencies depending division ratios PLL. reduce strength these spurs, common technique dithering signal control frequency dividers. Dithering activated setting DITHER FREQ_0 registers. recommended dithering order achieve best possible performance.SWRS045BPageCC1021Receiver12.1. Frequencyfrequency derived from crystal frequency Large offsets, however, from nominal frequency will give un-symmetric filtering （variation group delay different attenuation） signal, resulting decreased sensitivity selectivity. Application Note AN022 Crystal Frequency Selection more details. frequencies other than high frequency deviation high data rates （typically 76.8 kBaud） analog filter must bypassed setting FILTER_BYPASS FILTER register. this case blocking performance larger offsets will degraded. frequency always clock frequency divided clock frequency should therefore close 1.2288 possible.xoscxwhere ADC_DIV[2:0] MODEM register. analog filter succeeding mixer used wideband anti-alias filtering which important blocking performance larger offsets. This filter fixed centered nominal frequency 307.2 kHz. bandwidth analog filter about kHz. Using crystal frequencies which gives frequency within means that analog filter used （assuming frequency deviations data rates）.12.2. Receiver Channel Filter Bandwidthorder meet different channel spacing requirements, receiver channel filter bandwidth programmable. programmed from 38.4 307.2 kHz. minimum receiver channel filter bandwidth depends data rate, frequency separation crystal tolerance. signal bandwidth must smaller than available receiver channel filter bandwidth. signal bandwidth （SBW） approximated （Carson＇s rule）: frequency deviation where modulating signal. Manchester mode maximum modulating signal occurs when transmitting continuous sequence 1＇s）. mode maximum modulating signal occurs when transmitting 0-1-0 sequence. both Manchester mode then equal programmed baud rate. equation then rewritten Baud rate frequency separation Furthermore, frequency offset transmitter receiver must also considered. Assuming equal frequency error transmitter receiver （same type crystal） total frequency error f_error XTAL_ppm f_RF where XTAL_ppm total accuracy crystal including initial tolerance, temperature drift, loading ageing. f_RF operating frequency. minimum receiver channel filter bandwidth （ChBW） then estimated ChBW f_errorSWRS045BPageCC1021DEC_DIV[2:0] bits FILTER register control receiver channel filter bandwidth. bandwidth given ChBW 307.2 （DEC_DIV [kHz] where frequency 307.2 kHz. Table shows available channel filter bandwidths. There tradeoff between selectivity well sensitivity accepted frequency tolerance. applications where larger frequency drift expected, filter bandwidth increased, with reduced adjacent channel rejection （ACR） sensitivity.Filter bandwidth [kHz] 38.4 43.9 51.2 61.4 76.8 102.4 153.6 307.2 FILTER.DEC_DIV[2:0] [decimal（binary）] （111b） （110b） （101b） （100b） （011b） （010b） （001b） （000b）Table Channel filter bandwidth12.3. Demodulator, Synchronizer Data Decisionblock diagram demodulator, data slicer synchronizer shown Figure built-in synchronizer synchronizes internal clock incoming data performs data decoding. data decision done using over-sampling digital filtering incoming signal. This improves reliability data transmission. Using synchronous modes simplifies data-decoding task substantially. recommended preamble `010101.＇ pattern. same pattern should also used Manchester mode, giving `011001100110.`chip＇ pattern. This necessary synchronizer synchronize coding correctly. data slicer does decision. Ideally received frequencies placed symmetrically around frequency. However, there some frequency error between transmitter receiver, decision level should adjusted accordingly. CC1021 this done automatically measuring frequencies average value decision level. digital data slicer CC1021 uses average value minimum maximum frequency deviation detected comparison level. RXDEV_X[1:0] RXDEV_M[3:0] AFC_CONTROL register used expected deviation incoming signal. Once shift received frequency larger than expected deviation detected, transition recorded average value used data slicer calculated. minimum number transitions required calculate slicing level That pattern （NRZ）. actual number bits used averaging increased better data decision accuracy. This controlled SETTLING[1:0] bits AFC_CONTROL register. data present channel when chain turned then data slicing estimate will usually give correct results after transitions. data slicing accuracy will increase after this, depending SETTLING[1:0] bits. start transmission occurs after chain turned minimum number transitions preamble bits） before correct data slicing will depend SETTLING[1:0] bits. automatic data slicer average value function disabled setting SETTLING[1:0] this case symmetrical signal around frequency assumed. internally calculated average frequency value gives measure frequency offset receiver compared transmitter. This information also used automatic frequencySWRS045BPageCC1021control （AFC） described section 12.13.Average filterDigital filteringFrequency detectorDecimatorData filterData slicer comparatorsynchronizer data decoderFigure Demodulator block diagram12.4. Receiver Sensitivity versus Data Rate Frequency Separationreceiver sensitivity depends channel filter bandwidth, data rate, data format, frequency separation frequency. Typical figures receiver sensitivity （BER 10-3） shown Table Table FSK. best performance, frequency deviation should least half baud rate mode. sensitivity measured using matching network shown application circuit Figure which includes external switch. Refer Application Note AN029 CC1020/1021 plots sensitivity versus frequency offset.Data rate [kBaud]Deviation [kHz] 4.95 19.8 19.8 36.0 72.0Filter [kHz]19.2 19.2 38.4 76.8 153.638.4 51.2 102.4 102.4 153.6 307.2mode -109 -107 -104 -104 -101Sensitivity [dBm] Manchester UART mode mode -112 -109 -108 -107 -106 -104 -104 -104 -101 -101Table Typical receiver sensitivity function data rate MHz, modulation, 10-3, pseudo-random data （PN9 sequence）.Data rate [kBaud]Deviation [kHz] 4.95 19.8 19.8 36.0 72.0Filter [kHz]19.2 19.2 38.4 76.8 153.638.4 51.2 102.4 102.4 153.6 307.2mode -108 -107 -103 -103Sensitivity [dBm] Manchester UART mode mode -111 -108 -107 -107 -106 -103 -103 -103 -100Table Typical receiver sensitivity function data rate MHz, modulation, 10-3, pseudo-random data （PN9 sequence）.SWRS045BPageCC102112.5. RSSICC1021 built-in RSSI （Received Signal Strength Indicator） giving digital value that read form RSSI register. RSSI reading must offset adjusted gain setting （VGA_SETTING[4:0] VGA3 register）.digital RSSI value ranging from bits）. RSSI reading logarithmic measure average voltage amplitude after digital filter digital part chain: RSSI log2（signal amplitude） relative power then given RSSI logarithmic scale. number samples used calculate average signal amplitude controlled AGC_AVG[1:0] VGA2 register. RSSI update rate given RSSI_Offset [dBm] RSSI_Offset depends channel filter bandwidth used different settings. Figure Figure show typical plots RSSI reading function input power different channel filter bandwidths. Refer Application Note AN030 CC1020/1021 RSSI further details. following method used calculate power from RSSI readout values Figure Figure RSSI_ref] P_ref where output power current RSSI readout value. RSSI_ref RSSI readout value taken from Figure Figure input power level P_ref. Note that RSSI readings decimal value changes different channel filter bandwidths. analog filter finite dynamic range reason RSSI reading saturated lower channel filter bandwidths. Higher channel filter bandwidths typically used high frequency deviation data rates. analog filter bandwidth about bypassed high frequency deviation data rates reason RSSI reading saturated 153.6 307.2 channel filter bandwidths Figure FigureRSSIfilter clock [1:0where AGC_AVG[1:0] VGA2 register filter clock ChBW Maximum gain programmed VGA_SETTING[4:0] bits. gain programmed approximately dB/LSB. RSSI measurement referred power （absolute value） RF_IN using following equation:SWRS045BPageCC1021RSSI readout value [decimal] -125-115-105Input level [dBm]38.451.2102.4153.6307.2Figure Typical RSSI value input power different channel filter bandwidths,RSSI readout value [deci mal]-125-115-105Input level [dBm]38.451.2102.4153.6307.2Figure Typical RSSI value input power different channel filter bandwidths,SWRS045BPageCC102112.6. Image Rejection Calibrationperfect image rejection, phase gain parts analog chain must perfectly matched. improve image rejection, phase gain difference finetuned adjusting PHASE_COMP GAIN_COMP registers. This allows compensation process variations other nonidealities. calibration done injecting signal image frequency, adjusting phase gain difference minimum RSSI value. During image rejection calibration, unmodulated carrier should applied image frequency （614.4 below desired channel）, signal should present desired channel. signal level should above sensitivity desired channel, optimum level will vary from application application. large input level gives poor results limited linearity analog chain, while input level gives poor results receiver noise floor. best RSSI accuracy, AGC_AVG（1:0] during image rejection calibration （RSSI value averaged over filter output samples）. RSSI register update rate then equals receiver channel bandwidth （set FILTER register） divided filter output rate twice receiver channel bandwidth. This gives minimum waiting time between RSSI register reads （0.5 used below）. Chipcon recommends following image calibration procedure:Define variables: step DX/2. Write GAIN_COMP register. then write PHASE_COMP register else write PHASE_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write XP+DX PHASE_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write PHASE_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write XP-DX PHASE_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write PHASE_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. （Y1+Y3）. then ROUND（ else Y0+Y1 Y3+Y4 then else -DX. then else then -DX. XP+DP. Write PHASE_COMP register. then write GAIN_COMP register else write GAIN_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write XG+DX GAIN_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write GAIN_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write XG-DX GAIN_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. Write GAIN_COMP register. Wait least Measure signal strength filtered average reads from RSSI register with delay between each RSSI read. （Y1+Y3）. then ROUND（ else Y0+Y1 Y3+Y4 then else -DX. then else then -DX. XG+DG. then step Write PHASE_COMP register GAIN_COMP register.repeated calibration gives varying results, change input level increase number RSSI reads good starting point N=8. accuracySWRS045BPageCC1021more important last fine-calibration steps, worthwhile increase each loop iteration. high frequency deviation high data rates （typically 76.8 kBaud） analog filter succeeding mixer must bypassed setting FILTER_BYPASS FILTER register. this case image rejection degraded. image rejection reduced supply voltages （typically <2.5 when operating frequency range.12.7. Blocking SelectivityFigure shows blockinglectivity 102.4 channel filter bandwidth 19.2 kBaud data rate. Figure shows blockinglectivity 102.4 channel filter bandwidth 38.4 kBaud data rate. Figure shows blockinglectivity 102.4 channel filter bandwidthBlocker rejection [dB] -100019.2 kBaud data rate. Figure shows blockinglectivity 102.4 channel filter bandwidth 38.4 kBaud data rate. blocking rejection ratio between blocker （interferer） wanted signal above sensitivity limit.-900-800-700-600-500-400-300-200-1001000Blocker frequency offset [kHz] image calibrated Image calibratedFigure Typical blocker rejection. Carrier frequency 434.3072 （102.4 channel filter bandwidth, 19.2 kBaud）SWRS045BPageCC1021Blocker rejection [dB] -1000-900-800-700-600-500-400-300-200-1001000Blocker frequency offset [kHz] image calibrated Image calibratedFigure Typical blocker rejection. Carrier frequency 434.3072 （102.4 channel filter bandwidth, 38.4 kBaud）ocker rejection [dB] -1000-900-800-700-600-500-400-300-200-1001000Blocker frequency offset [kHz] image calibrated Image calibratedFigure Typical blocker rejection. Carrier frequency 868.3072 （102.4 channel filter bandwidth, 19.2 kBaud）SWRS045BPageCC1021Blocker rejection [dB] -1000-900-800-700-600-500-400-300-200-1001000Blocker frequency offset [kHz] image calibrated Image calibratedFigure Typical blocker rejection. Carrier frequency 868.3072 （102.4 channel filter bandwidth, 38.4 kBaud）12.8. Linear Chain SettingsCC1021 based linear chain where signal amplification done analog （Variable Gain Amplifier）. gain controlled digital part chain after （Analog Digital Converter）. （Automatic Gain Control） loop ensures that operates inside dynamic range using analogital feedback loop.maximum gain programmed VGA_SETTING[4:0] VGA3 register. gain programmed approximately dB/LSB. gain should that amplified thermal noise from front-end balance quantization noise from ADC. Therefore optimum maximum gain setting will depend channel filter bandwidth. digital RSSI used measure signal strength after ADC. CS_LEVEL[4:0] VGA4 register used nominal operating point gain control （and also carrier sense level）. Further explanation found Figure gain will changed according threshold VGA_DOWN[2:0] VGA3 register VGA_UP[2:0] VGA4 register. Together, these values specify signal strength limits used adjust gain. avoid unnecessary tripping VGA, extra hysteresis filtering RSSI samples added. AGC_HYSTERESIS VGA2 register enables this. time dynamics loop altered VGA_BLANKING ANALOG register, VGA_FREEZE[1:0] VGA_WAIT[2:0] bits VGA1 register. When VGA_BLANKING activated, recovery time from offset spikes after gain step reduced. VGA_FREEZE determines time hold synchronization, RSSI levels after these events occur: power-up been lockSWRS045BPageCC1021Frequency register setting switched betweenDisable maximum LNA2 gain writing VGA2 register. minimum gain writing VGA3 register with VGA_SETTING Apply input signal, measure noise floor reading RSSI register. Apply input signal, write VGA3 register with increasing VGA_SETTING value until RSSI register value approximately larger than value read step This places front-end noise floor around above noise floor. Apply signal with strength equal desired carrier sense threshold. signal should preferably modulated with correct Baud rate deviation. Read RSSI register value, subtract write CS_LEVEL VGA4 register. Vary signal level slightly check that carrier sense indication （bit STATUS register） switches desired input level. desired, adjust VGA_UP VGA_DOWN settings according explanation Figure Enable select LNA2 gain change level. Write VGA2 register resulting VGA_SETTING>10. Otherwise, write VGA2. Modify AGC_AVG above VGA2 value faster carrier sense settling desired.This feature useful avoid operation during start-up transients ensure minimum dwell time using frequency hopping. This means that synchronization maintained from hop. VGA_WAIT determines time hold present synchronization RSSI levels after changing gain. This feature useful avoid operation during settling transients after gain change. Some transients expected offsets VGA. sensitivity limit, gain VGA_SETTING. order optimize selectivity, this gain should higher than necessary. SmartRF® Studio software gives settings VGA1 VGA4 registers. reference, following method used find settings:RSSI LevelNote that works with "raw" filter output signal strength, while RSSI readout value compensated gain changes AGC. keeps signal strength this range. Minimize VGA_DOWN best selectivity, leave some margin avoid frequent gain changes during reception. keeps signal strength above carrier sense level VGA_UP. Minimize VGA_UP best selectiv ity, increase first gain reduction occurs close noise floor. CS_LEVEL, subtract from RSSI readout with input signal desired carrier sense level. Zero level depends front-end settings VGA_SETTING value. （signal strength, 1.5dB/step） decreases gain above this level （unless minimum）.VGA_DOWN+3increases gain below this level （unless maximum）.VGA_UPCarrier sense turned here.CS_LEVEL+8Figure Relationship between RSSI, carrier sense level, settings CS_LEVEL, VGA_UP VGA_DOWNSWRS045BPageCC102112.9. SettlingAfter turning chain, following occurs: waits 16-128 ADC_CLK （1.2288 MHz） periods, depending VGA_FREEZE setting VGA1 register, settling analog parts. waits 16-48 FILTER_CLK periods, depending VGA_WAIT setting VGA1 register, settling analog parts digital channel filter. calculates RSSI value average magnitude over next 2-16 FILTER_CLK periods, depending AGC_AVG setting VGA2 register. RSSI value higher than CS_LEVEL+8, then carrier sense indicator CS_SET RSSI value high according CS_LEVEL, VGA_UP VGA_DOWN settings, gain already minimum, then gain reduced continues from RSSI value according CS_LEVEL VGA_UP settings, gain already maximum （given VGA_SETTING）, then gain increased continues from gain changes should expected before settled. Increasing AGC_AVG increases settling time, worthwhile there time protocol, reducing false wake-up events when setting carrier sense close noise floor. settling time depends FILTER_CLK Thus, there trade between settling time receiver sensitivity because settling time reduced data rates lower than 76.8 kBaud using wider receiver channel filter bandwidth （i.e. larger ChBW）.12.10. Preamble Length Sync Wordrules choosing good sync word follows: sync word should significantly different from preamble large number transitions good synchronization clock recovery. Equal bits reduce number transitions. recommended sync word most equal bits row. Autocorrelation. sync word should repeat itself, this will increase likelihood errors. general first sync should opposite last preamble, achieve more transition. recommended sync words CC1021 bytes （D391）, bytes （D391DA） bytes （D391DA26） selected best compromise above criteria. Using register settings provided SmartRF® Studio software, packet error rates （PER） less than 0.5% achieved when using bits preamble sync word （D391）. Using preamble longer than bits will improve PER. When performing measurements described above packet format consisted bytes random data, bytes dummy byte addition sync word preamble start each package. test 1000 packets were sent times. transmitter power down between each packet. error packet, either sync word, data caused packet counted failed packet.SWRS045BPageCC102112.11. Carrier Sensecarrier sense signal based RSSI value programmable threshold. carrier sense function used simplify implementation CSMA （Carrier Sense Multiple Access） medium access protocol. Carrier sense threshold level programmed CS_LEVEL[4:0] VGA4 register VGA_SETTING[4:0] VGA3 register. VGA_SETTING[4:0] sets maximum gain VGA. This value must that works with optimum dynamic range certain channel filter bandwidth. detected signal strength （after ADC） will therefore depend this setting. CS_LEVEL[4:0] sets threshold this specific VGA_SETTING[4:0] value. VGA_SETTING[4:0] changed, CS_LEVEL[4:0] must changed accordingly maintain same absolute carrier sense threshold. Figure explanation relationship between RSSI, carrier sense settings. carrier sense signal read CARRIER_SENSE STATUS register. carrier sense signal also made available LOCK setting LOCK_SELECT[3:0] 0100 LOCK register.12.12. Automatic Power-up SequencingCC1021 built-in automatic power-up sequencing state machine. setting CC1021 into this mode, receiver powered-up automatically wake-up signal will then check carrier signal （carrier sense）. carrier sense detected, returns power-down mode. flow chart automatic power-up sequencing shown Figureautomatic power-up sequencing mode selected when PD_MODE[1:0] MAIN register. When automatic power-up sequencing mode selected, functionality MAIN register changed used control sequencing. setting SEQ_PD MAIN register, CC1021 power down mode. SEQ_PSEL SEQUENCING register automatic power-up sequence initiated negative transition PSEL pin. SEQ_PSEL SEQUENCING register, then automatic power-up sequence initiated negative transition long SEP_DI_DO INTERFACE register）. Sequence timing controlled through RX_WAIT[2:0] CS_WAIT[3:0] SEQUENCING register. calibration also done automatically part sequence. This controlled through SEQ_CAL[1:0] MAIN register. Calibration done every time, every 16th sequence, every 256th sequence, never. register description details. description when self-calibration done, given section 15.2 pageSWRS045BPageCC1021Turn crystal oscillator/bias Frequency synthesizer Receive chain Crystal oscillator bias Turn frequency synthesizer Receive chain Wait lock timeout, filter clocks timeout SEQ_ERROR flag STATUS register Optional calibration Programmable: each time, once once Receive chain Sequencing wake-up event （negative transition PSEL pin） Power down Crystal oscillator bias Frequency synthesizer Receive chainlock Optional waiting time before turning receive chain Programmable: 32-256 clocks Crystal oscillator bias Frequency synthesizer Turn receive chain Wait carrier sense timeout Programmable: 20-72 filter clocksCarrier sense timeoutCarrier sense Receive mode Sequencing power-down event Crystal oscillator bias Frequency synthesizer （Positive transition SEQ_PD MAIN register） Receive chainFigure Automatic power-up sequencing flow chart Notes Figure Filter clock （FILTER_CLK）: clock （ADC_CLK）:filter clock ChBWwhere ChBW defined pagexoscxwhere ADC_DIV[2:0] MODEM register.12.13. Automatic Frequency ControlCC1021 built-in feature called （Automatic Frequency Control） that used compensate frequency drift.average frequency offset received signal （from nominal frequency） read register. signed （2＇s-complement） 8bit value AFC[7:0] used compensate frequency offset between transmitter receiver. frequency offset given rate receiver calibrated against transmitter changing operating frequency according measuredSWRS045BPageCC1021offset. frequency must calculated written FREQ register microcontroller. used FSK/GFSK signal, OOK. Application Note AN029 CC1020/1021 provides procedure equations necessary implement AFC. feature reduces crystal accuracy requirement.12.14. Digitalpossible read back instantaneous from demodulator frequency offset from nominal frequency. This digital value used perform pseudo analog demodulation. frequency offset read from GAUSS_FILTER register signed 8-bit value coded 2-complement. instantaneous deviation given rate digital value should read from register sent filtered order analog audio signal. internal register value updated MODEM_CLK rate. MODEM_CLK available LOCK when LOCK_SELECT[3:0] 1101 LOCK register, used synchronize reading. audio （300 4000 sampling rate should higher than equal GAUSS_FILTER resolution decreases with increasing baud rate. accumulate dump filter implemented improve resolution. Note that each GAUSS_FILTER reading should synchronized MODEM_CLK. example, accumulating readings dividing total will improve resolution bits. Furthermore, fully utilize GAUSS_FILTER dynamic range frequency deviation must times programmed baud rate. （Nyquist） determined MODEM_CLK. MODEM_CLK, which sampling rate, equals times baud rate. That minimum baud rate, which programmed, kBaud. However, incoming data will filtered digital domain 3-dB cut-off frequency times programmed Baud rate. Thus, audio minimum programmed Baud rate should approximately kBaud.SWRS045BPageCC1021Transmitter13.1. Modulation Formatsdata modulator modulate FSK, which level （Frequency Shift Keying）, GFSK, which Gaussian filtered with 0.5. purpose GFSK make more bandwidth efficient system. modulation Gaussian filtering done internally chip. TX_SHAPING DEVIATION register enables GFSK. Figure shows typical diagram 153.6 kBaud data rate operation.Figure GFSK diagram. 153.6 kBaud, NRZ, ±79.2 frequency deviation.13.2. Output Power Programmingoutput power from device programmable 8-bit PA_POWER register. Figure Figure shows output power total current consumption function PA_POWER register setting. more efficient terms current consumption either lower upper 4-bits register control power, shown figures. However, output power controlled finer steps using available bits PA_POWER register.SWRS045BPageCC102135.0 30.0Current [mA] Output power [dBm]25.0 20.0 15.0 10.0 -5.0 -10.0 -15.0 -20.0 -25.0PA_POW [hex] Current Consumption Output PowerFigure Typical output power current consumption,35.0 30.0Current [mA] Output power [dBm]25.0 20.0 15.0 10.0 -5.0 -10.0 -15.0 -20.0 -25.0PA_POW [hex] Current Consumption Output PowerFigure Typical output power current consumption,13.3. Data Latencytransmitter will delay synchronization data with DCLK further clocking into modulator. user should therefore delay equivalent least bits after data payload been transmitted before switching （i.e. before stopping transmission）.SWRS045BPageCC102113.4. Reducing Spurious Emission Modulation BandwidthModulation bandwidth spurious emission normally measured with continuously repeated test sequence. cases where modulation bandwidth spurious emission measured with CC1021 switching from power down mode mode, ramping sequence could used minimize modulation bandwidth spurious emission. ramping should then used both when switching off. linear ramping sequence used where register PA_POWER changed from then from register setting that gives desired output power （e.g. output power operation）. longer time ramping step better, setting total ramping time equal periods good compromise between performance ramping time.Input Output Matching Filteringmeasured compared response Chipcon reference design. Refer Figure Table well Figure Table external switch reduces current consumption high output power levels improves sensitivity recommended application circuit available from Chipcon site （CC1020EMX）. external switch omitted certain applications, performance will then degraded. match also tuned shunt capacitor array output （RF_OUT）. capacitance steps used either mode mode. RX_MATCH[3:0] TX_MATCH[3:0] bits MATCH register control capacitor array.When designing impedance matching network CC1021 circuit must matched correctly harmonic frequencies well fundamental tone. recommended matching network shown Figure Component values various frequencies given Table Component values other frequencies found using SmartRF® Studio software. seen from Figure Table network utilizes T-type filter, while 868/915 network -type filter topology. important remember that physical layout components used contribute significantly reflection coefficient, especially higher harmonics. this reason, frequency response matching network shouldItemNP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 0402 0402 0402 0402 0402NP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 0402 0402 0402 resistor, 0402 0402NP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 NP0, 0402 0402 0402 0402 resistor, 0402 0402Table Component values matching network described Figure （DNM Mount）SWRS045BPageCC1021AVDD=3VANTENNA ANTENNACC1021RF_OUT RF_INSWITCHFigure Input/output matching networkFigure Typical input impedance, 1000SWRS045BPageCC1021Figure Typical optimum load impedance, MHz. frequency swept from 2500 MHz. Values listed TableFrequency （MHz）Real （Ohms）Imaginary （Ohms）1299 1732 2165-563 -123Table Impedances first harmonics （433 matching network）SWRS045BPageCC1021Figure Typical optimum load impedance, 868/915 MHz. frequency swept from 2800 MHz. Values listed TableFrequency （MHz）Real （Ohms）Imaginary （Ohms）1736 1830 2604 2745Table Impedances first harmonics （868/915 matching network）Frequency SynthesizerSWRS045BPageCC102115.1. VCO, Charge Pump Loop Filtercompletely integrated operates 1608 1880 range. frequency divider used frequency range （402 MHz）. BANDSELECT ANALOG register selects frequency band. frequency given Baud rate/3 then BWmin BWmin Baud rate/3 then Baud rate/3 above equations. There special case when using recommended 14.7456 crystal: data rate kBaud below following loop filter components recommended: 3900 1000 After calibration bandwidth PLL_BW register combination with external loop filter components calculated above. PLL_BW found from PLL_BW log2（fref /7.126） where fref reference frequency MHz）. loop filter bandwidth increases with increasing PLL_BW setting. After calibration applied charge pump current （CHP_CURRENT[3:0]） read STATUS1 register. charge pump current approximately givenFREQ DITHER 8192frequency divided generate frequencies bands, respectively. sensitivity （sometimes referred gain） varies over frequency operating conditions. Typically sensitivity varies between MHz/V. calculations geometrical mean MHz/V used. calibration （explained below） measures actual sensitivity adjusts charge pump current accordingly achieve correct loop gain bandwidth （higher charge pump current when sensitivity lower）. following equations used calculating loop filter component values, Figure desired loop bandwidth, 3037 （fref 7126 fref） 80.75 （fref BW2） 21823 fref） （fref BW2）CURRENT[uA][pF] [nF] [pF]combined charge pump phase detector gain A/rad） given charge pump current divided bandwidth will limit maximum modulation frequency hence data rate.Define minimum loop bandwidth BWmin80.75 BWminSWRS045BPageCC102115.2. Self-Calibrationcompensate supply voltage, temperature process variations, must calibrated. calibration performed automatically sets maximum tuning range optimum charge pump current stability. After setting device operating frequency, self-calibration initiated setting CAL_START CALIBRATE register. calibration result stored internally chip, valid long power turned off. large supply voltage drops （typically more than 0.25 temperature variations （typically more than 40oC） occur after calibration, calibration should performed. nominal control voltage CAL_ITERATE[2:0] bits CALIBRATE register. CAL_COMPLETE STATUS register indicates that calibration finished. calibration wait time （CAL_WAIT） programmable proportional internal reference frequency. highest possible reference frequency should used minimum calibration time. recommended CAL_WAIT[1:0] order most accurate loop bandwidth.Calibration time [ms] CAL_WAIT Reference frequency [MHz] 1.8432 7.3728 9.8304check that lock user should monitor LOCK_CONTINUOUS STATUS register. LOCK_CONTINUOUS also monitored LOCK pin, configured LOCK_SELECT[3:0] 0010. There separate calibration values frequency registers. However, dual calibration possible below conditions apply: frequencies differ less than Reference frequencies equal （REF_DIV_A[2:0] REF_DIV_B[2:0] CLOCK_A/CLOCK_B registers） currents equal （VCO_CURRENT_A[3:0] VCO_CURRENT_B[3:0] register）.CAL_DUAL CALIBRATE register controls dual separate calibration. single calibration algorithm （CAL_DUAL=0） using separate calibration frequency illustrated Figure same algorithm applicable dual calibration CAL_DUAL=1. Application Note AN023 CC1020 Interfacing, available from Chipcon site, includes example source code single calibration. Chipcon recommends that single calibration used more robust operation. There finite possibility that self-calibration will fail. calibration routine source code should include loop that re-calibrated until lock achieved does lock first time. Refer CC1021 Errata Note 002.Table Typical calibration times CAL_COMPLETE also monitored LOCK pin, configured LOCK_SELECT[3:0] 0101, used interrupt input microcontroller.SWRS045BPageCC1021Start single calibrationfref reference frequency MHz）Write FREQ_A, FREQ_B, VCO, CLOCK_A CLOCK_B registers. PLL_BW 16log2（fref/7.126）Calibrate frequency register calibrate frequency register write MAIN register D1h）. Register CALIBRATEWrite MAIN register 11h: RXTX=0, F_REG=0, PD_MODE=1, FS_PD=0, CORE_PD=0, BIAS_PD=0, RESET_N=1Write CALIBRATE register Start calibrationWait T100Read STATUS register wait until CAL_COMPLETE=1Read STATUS register wait until LOCK_CONTINUOUS=1Calibration calibrationFigure Single calibration algorithm15.3. Turn-on Time versus Loop Filter Bandwidthcalibration been performed turn-on time time needed lock desired frequency when going from power down mode （with crystal oscillator running） mode. turn-on time depends loop filter bandwidth. Table gives turn-on time different loop filter bandwidths.SWRS045BPageCC1021Loop filter [nF] [pF] 2200 [pF] turn-on time [us] 1400 Comment1300 1080kBaud data rate. settling accuracy 19.2 kBaud data rate. settling accuracy 38.4 kBaud data rate. settling accuracy 76.8 kBaud data rate. settling accuracy 153.6 kBaud data rate. settling accuracyTable Typical turn-on time within specified accuracy different loop filter bandwidths.15.4. Lock Time versus Loop Filter Bandwidthcalibration been performed lock time time needed lock desired frequency when going from mode vice versa.Loop filter [nF] [pF] [pF]lock time depends loop filter bandwidth. Table gives lock time different loop filter bandwidths.lock time [us] kHz） （100 kHz） （150 kHz） （200 kHz） （500 kHz） Comment2200kBaud data rate. settling accuracy 19.2 kBaud data rate. settling accuracy 38.4 kBaud data rate. settling accuracy 76.8 kBaud data rate. settling accuracy 153.6 kBaud data rate. settling accuracyTable Typical lock time within specified accuracy different loop filter bandwidths. 307.2 step, step given brackets, step.Current ControlFREQ_B independently. programmedcurrent programmable should according operating frequency, RX/TX mode output power. Recommended settings VCO_CURRENT bits register shown register overview also given SmartRF® Studio. current frequency FREQ_Abias currents LNA, mixer buffers also programmable. FRONTEND BUFF_CURRENT registers control these currents.SWRS045BPageCC1021Power Managementthen calibrated both mode. After this completed, CC1021 ready use. detailed procedure flowcharts Figure Figure With reference Application Note AN023 CC1020 Interfacing Chipcon recommends following sequence. Note that CC1020 sub-routines equally applicable CC1021. After power ResetCC1020 Initialize WakeUpCC1020ToRX Calibrate WakeUpCC1020ToTX Calibrate After calibration completed, enter mode （SetupCC1020TX）, mode （SetupCC1020RX） power down mode （SetupCC1020PD） From power-down mode WakeUpCC1020ToRX SetupCC1020RX From power-down mode WakeUpCC1020ToTX SetupCC1020TX Switching from mode: SetupCC1020TX Switching from mode: SetupCC1020RXCC1021 offers great flexibility power management order meet strict power consumption requirements batteryoperated applications. Power down mode controlled through MAIN register. There separate bits control part, part, frequency synthesizer crystal oscillator MAIN register. This individual control used optimize lowest possible current consumption each application. Figure shows typical power-on initializing sequence minimum power consumption.Figure shows typical sequence activating mode from power down mode minimum power consumption. Note that PSEL should tri-stated high level during power down mode order prevent trickle current from flowing internal pull-up resistor. Application Note AN023 CC1020 Interfacing also applicable CC1021. This application note includes example source code available from Chipcon site. Chipcon recommends resetting CC1021 clearing RESET_N MAIN register） when chip powered initially. registers that need configured should then programmed （those which differ from their default values）. Registers programmed freely order. CC1021 shouldSWRS045BPageCC1021PowerTurn powerResetCC1020Reset CC1021 MAIN: RX_TX=0, F_REG=0, PD_MODE=1, FS_PD=1, XOSC_PD=1, BIAS_PD=1 RESET_N=0RESET_N=1Program necessary registers except MAIN RESET WakeupCC1020ToRx/ WakeupCC1020ToTxTurn crystal oscillator, bias generator synthesizer successivelyCalibrate SetupCC1020PDMAIN: PD_MODE=1, FS_PD=1, XOSC_PD=1, BIAS_PD=1 PA_POWER=00hPower Down modeFigure Initializing sequenceSWRS045BPageCC1021Power Down mode*Time wait depends crystal frequency load capacitance WakeupCC1020ToTx WakeupCC1020ToTxWakeupCC1020ToRxTurn crystal oscillator core MAIN: PD_MODE=1, FS_PD=1, XOSC_PD=0, BIAS_PD=1 WaitTurn bias generator. MAIN: BIAS_PD=0 WaitTurn frequency synthesizer MAIN: RXTX=0, F_REG=0, FS_PD=0Turn frequency synthesizer MAIN: RXTX=1, F_REG=1, FS_PD=0SetupCC1020RxWait until lock detected from LOCK STATUS register Turn MAIN: PD_MODEWait until lock detected from LOCK STATUS register Turn MAIN: PD_MODE PA_POWERmodemodeSetupCC1020PDPower Down modeFigure Sequence activating modeOn-Off Keying （OOK）DEVIATION register. diagram shown Figuredata modulator also provide （On-Off Keying） modulation. （Amplitude Shift Keying） modulation using 100% modulation depth. modulation enabled setting TXDEV_M[3:0] 0000data demodulator also perform demodulation. demodulation done comparing signal level withSWRS045BPageSetupCC1020PDTurn RX/TX: MAIN: PD_MODE FS_PD=1, XOSC_PD=1, BIAS_PD=1 PA_POWER=00hSetupCC1020TxCC1021"carrier sense" level （programmed CS_LEVEL VGA4 register）. signal then decimated filtered data filter. Data decision synchronization reception. this mode AGC_AVG VGA2 register must channel bandwidth must times Baud rate data rates kBaud. highest data rates channel bandwidth must times Baud rate （see Table 27）. Manchester coding must always used OOK. Note that automatic frequency control （AFC） cannot used when receiving OOK, requires frequency shift. certain time-constant determined FILTER_CLK, which depends filter bandwidth. There lower limit FILTER_CLK hence time constant. data rates minimum time constant fast will increase gain when received decrease gain when received. this reason minimum data rate kBaud. Typical figures receiver sensitivity （BER 10-3） shown Table OOK.Figure diagram. kBaud.Data rate [kBaud]Filter [kHz]Sensitivity [dBm] Manchester mode Manchester mode19.2 38.4 76.8 153.638.4 51.2 102.4 153.6 307.2-103 -102-104 -101Table Typical receiver sensitivity function data rate MHz, modulation, 10-3, pseudo-random data （PN9 sequence）.SWRS045BPageCC1021Crystal Oscillatorcrystal oscillate specified frequency.recommended crystal frequency 14.7456 MHz, crystal frequency range used. Using crystal frequency different from 14.7456 might some applications give degraded performance. Refer Application Note AN022 Crystal Frequency Selection more details other crystal frequencies than 14.7456 MHz. crystal frequency used reference data rate well other internal functions） range frequencies 4.9152, 7.3728, 9.8304, 12.2880, 14.7456, 17.2032, 19.6608 will give accurate data rates shown Table frequency 307.2 kHz. crystal frequency will influence programming CLOCK_A, CLOCK_B MODEM registers. external clock signal internal crystal oscillator used main frequency reference. external clock signal should connected XOSC_Q1, while XOSC_Q2 should left open. XOSC_BYPASS INTERFACE register should when external digital rail-to-rail clock signal used. block should used then. sine with smaller amplitude also used. blocking capacitor must then used XOSC_BYPASS INTERFACE register should `0＇. input signal amplitude, section page Using internal crystal oscillator, crystal must connected between XOSC_Q1 XOSC_Q2 pins. oscillator designed parallel mode operation crystal. addition, loading capacitors crystal required. loading capacitor values depend total load capacitance, specified crystal. total load capacitance seen between crystal terminals should equalXOSC_Q1 XTALparasiticparasitic capacitance constituted input capacitance stray capacitance. Total parasitic capacitance typically trimming capacitor placed across initial tuning necessary. crystal oscillator circuit shown Figure Typical component values different values given Table crystal oscillator amplitude regulated. This means that high current required initiate oscillations. When amplitude builds current reduced what necessary maintain approximately mVpp amplitude. This ensures fast start-up, keeps drive level minimum makes oscillator insensitive variations. long recommended load capacitance values used, critical. initial tolerance, temperature drift, aging load pulling should carefully specified order meet required frequency accuracy certain application. specifying total expected frequency accuracy SmartRF® Studio together with data rate frequency separation, software will estimate total bandwidth compare available receiver channel filter bandwidth. software will report contradictions more accurate crystal will recommended required.XOSC_Q2